Раздел посвященный тематике ПЛИС: FPGA и CPLD технологии. Системы автоматического проектирования, архитектуры программируемой логики и практические решения.
Тема: Моделювання простих логічних схем на базових елементах, структура и особливості роботи лабораторного макету Altera UP2 Мета роботи: Вивчити базові елементи і навчитися будувати на їх
[...]
Тема: Структура лабораторного практикуму з курсу Функціонально-логічне проектування. Правила оформення звітів з лабораторних робіт Літературне посилання на курс Методичні вказівки до виконання лабораторних
[...]
Тема: Синтез дешифратора адреси Мета роботи: Отримання навичок синтезу та моделювання заданих комбінаційних схем в САПР Altera Quartus II. Завдання Завдання №1 Синтезувати комбінаційну
[...]
Тема: Двійкові суматори Мета роботи: Вивчення правил виконання арифметичних дій над двійковими числами і дослідження принципів побудови двійкових суматорів і віднімачів. Завдання Завдання №1 Синтезувати
[...]
Тема: Програмування та конфігурування мікросхем лабораторного макету Altera UP2 Перед програмуванням або конфігуруванням мікросхем лабораторного макета UP2 необхідно виконати наступні дії: – Встановити режим конфігурування
[...]
Тема: Характеристики монітора VGA. Налаштування режиму VGA. Часові характеристики Поле відображення монітора VGA показано на рис. 1. Стандартна графічна роздільність VGA становить 640 ´ 480
[...]
Тема: Характеристика послідовного інтерфейсу PS/2 mini-DIN Послідовний інтерфейс дозволяє вводити дані від зовнішніх пристроїв (“миша” і клавіатура) в мікросхему FLEX. Вхідним раз’ємом інтерфейсу служить
[...]
Лексическая структура языка Verilog Исходные текстовые файлы языка Verilog представляют собой последовательность лексических элементов, состоящих из одного или нескольких символов. Расположение элементов исходного
[...]
Цель: Освоить использование мегафункций утилиты Megawizard Plugin Manager на примере КИХ-фильтра Теоретические сведения Цель данной лабораторной работы – реализация специализированных модулей для цифровой обработки
[...]
Типы данных в языке Verilog Данные в языке Verilog предназначены для сохранения состояний (регистры) и для передачи состояний между моделируемыми объектами (цепи). Возможные
[...]