Verilog

Критерії оцінки контрольних робіт на екзамені в магістратуру

admin1 admin1 Comment
КРИТЕРІЇ ОЦІНКИ КОНТРОЛЬНИХ РОБІТ  на вступних випробуваннях Освітньо-кваліфікаційний рівень «магістр» Таблиця перерахунку балів Дополнительная информация по теме: Перечень тем, выносимых на вступительный экзамен [...]

Перечень тем, выносимых на вступительный экзамен в магистратуру по дисциплине «Основы проектирования ЭА на ПЛИС-1/2»

admin1 admin1 Comment
Темы, выносимые на вступительный экзамен в магистратуру по дисциплине Основы проектирования ЭА на ПЛИС-1/2 Методология проектирования цифровых устройств на языках HDL Цифровые устройства. [...]

Создание reusable-code на Verilog

admin1 admin1 Comment
Написание многократно используемого кода при проектировании цифровых устройств на Verilog Введение в reusable-code На заре развития полупроводниковых технологий предельно сложными считались микросхемы вроде [...]

Цифровой автомат на Verilog

admin1 admin1 Comment
Цифровой автомат на Verilog с использованием подхода многократно используемого кода Данная статья является иллюстрацией к статье о применении многократно используемого кода при программировании [...]

ALU на Verilog

admin1 admin1 1
Простое арифметико-логическое устройство (ALU) на Verilog Задание. Спроектировать арифметико-логическое устройство с восьмиразрядным входом данных, выполняющее следующие операции: not(А+В), not(А*В), А+В+1, (А + notВ)+1. Начнем [...]

TestBench в Verilog

admin1 admin1 Comment
Для чего надо писать Тест Бенчи при программировании на Верилог HDL язык Verilog предоставляет разработчику на выбор множество различных вариантов решения поставленных задач [...]

ЛР7 > Исследование многофункциональных устройств

admin1 admin1 Comment
Основы Verilog: курс лабораторных работ Тема: Разработка многофункциональных цифровых устройств на Verilog – мультиплексор, дешифратор семисегментного индикатора, буферный элемент с тремя состояниями, триггер, [...]

ЛР5 > Язык Verilog: Исследование арифметических устройств

admin1 admin1 Comment
Тема: Краткие теоретические сведения по языку Verilog (продолжение) – иерархия проекта, подключение модулей, блокирующее и неблокирующее присваивание, системные функции, построение арифметических устройств. 1. [...]